ロジック設計

この記事で学べることRTL（Register Transfer Level）設計とは何かRTLが担う役割と、LSI/FPGA 開発フローにおける位置づけクロック、レジスタ、組み合わせ回路といった基本概念実務での利用シーン（仕様化、設計、検証...

VHDLは、強い型システムと厳密な文法を特徴とするハードウェア記述言語（HDL）で、FPGA・ASIC のデジタル回路設計に広く使われています。Verilog が“書きやすさ”を重視するのに対し、VHDL は“堅牢性・厳密性”を重視した言語...

Verilog は、デジタル回路を記述するためのハードウェア記述言語（HDL）で、FPGA や ASIC の RTL 設計に広く使われています。C 言語に似たシンプルな文法で書けるため、ハードウェア初心者にも比較的入りやすい言語です。Ver...

SystemVerilog は、Verilog を大幅に拡張した 設計（Design）＋検証（Verification）を統合した HDL で、ASIC/FPGA 開発の事実上の標準言語です。特に検証分野では、SystemVerilog と...

SystemC は、C++ をベースにしたハードウェア記述・システムモデリングのためのライブラリ/標準規格です。RTL 設計より上位の抽象度で、アーキテクチャ検討・性能評価・高位合成（HLS）・トランザクションレベルモデリング（TLM） を...

この記事で学べること同期設計とは何か、その基本思想と目的クロック、フリップフロップ、セットアップ/ホールドなどの基礎概念同期設計が実務で広く採用される理由誤解しやすいポイントと注意点概要同期設計（Synchronous Design）とは、...

システムの複雑化により、マルチクロック、マルチリセットの設計が増加している。しかし、異なるクロックドメイン、リセットドメイン間のデータの受け渡しは注意が必要となる。RTLシミュレーションと実機で挙動が異なり、意図しない動作を引き起こすためで...

この記事で学べることFSM（有限状態機械）の正確な定義と役割Moore / Mealy など主要なモデルの違い状態遷移・入力・出力の構造的理解RTL設計における FSM の実務的な使いどころ設計時に陥りやすい誤解や注意点状態図を用いた構造的...

この記事で学べることパイプライン設計の基本概念（ステージ、レイテンシ、スループット、ハザード、II など）なぜパイプライン化が性能向上に有効なのか、その背景と目的実務での利用シーン（CPU、DSP、RTL 設計、FPGA、SoC など）パイ...

この記事で学べること論理合成とは何か、どのような目的で使われる技術かRTL 記述とゲートレベル回路の関係合成ツールが行う最適化の種類と意味実務の設計フローにおける論理合成の位置づけ誤解しやすいポイント（RTL と回路の対応、制約の役割など）...