業界動向 Cadence、Invecasの買収を発表 – シリコンからシステムまでのエンドツーエンド・ソリューションを拡充
2024年1月8日 - Cadenceは、デザインエンジニアリング、組み込みソフトウェア、およびシステムレベルのソリューションを提供するInvecasを買収したことを発表した。この買収により、Cadenceはチップ設計、製品エンジニアリング...
2024-01
業界動向 
RTL設計 SystemC
SystemC は、C++ をベースにしたハードウェア記述・システムモデリングのためのライブラリ/標準規格です。RTL 設計より上位の抽象度で、アーキテクチャ検討・性能評価・高位合成（HLS）・トランザクションレベルモデリング（TLM） を...
アナログ設計 Verilog-A
Verilog-A は、アナログ回路の動作を数式ベースで記述するためのハードウェア記述言語です。SPICE モデルより抽象度が高く、アナログ回路の振る舞いを簡潔に表現できるため、アナログ設計・ミックスドシグナル検証・システムレベルモデリング...
アナログ設計 Verilog-AMS
Verilog-AMS（Verilog Analog/Mixed-Signal）は、アナログ（Verilog-A）とデジタル（Verilog）を統合した HDL で、アナログ・ミックスドシグナル（AMS）回路の動作を一つのモデルで表現できる...
RTL設計 VHDL
VHDLは、強い型システムと厳密な文法を特徴とするハードウェア記述言語（HDL）で、FPGA・ASIC のデジタル回路設計に広く使われています。Verilog が“書きやすさ”を重視するのに対し、VHDL は“堅牢性・厳密性”を重視した言語...
RTL設計 Verilog
Verilog は、デジタル回路を記述するためのハードウェア記述言語（HDL）で、FPGA や ASIC の RTL 設計に広く使われています。C 言語に似たシンプルな文法で書けるため、ハードウェア初心者にも比較的入りやすい言語です。1. ...
RTL設計 SystemVerilog
SystemVerilog は、Verilog を大幅に拡張した 設計（Design）＋検証（Verification）を統合した HDL で、ASIC/FPGA 開発の事実上の標準言語です。特に検証分野では、SystemVerilog と...
RTL検証 UVM
UVM（Universal Verification Methodology）は、SystemVerilog のクラスベース機能を使って構築された 世界標準の検証フレームワークです。SoC の規模が巨大化し、RTL の複雑さが増す中で、従来...