RTL設計 VHDL
VHDLは、強い型システムと厳密な文法を特徴とするハードウェア記述言語（HDL）で、FPGA・ASIC のデジタル回路設計に広く使われています。Verilog が“書きやすさ”を重視するのに対し、VHDL は“堅牢性・厳密性”を重視した言語...
基礎知識
RTL設計 RTL設計 Verilog
Verilog は、デジタル回路を記述するためのハードウェア記述言語（HDL）で、FPGA や ASIC の RTL 設計に広く使われています。C 言語に似たシンプルな文法で書けるため、ハードウェア初心者にも比較的入りやすい言語です。1. ...
RTL設計 SystemVerilog
SystemVerilog は、Verilog を大幅に拡張した 設計（Design）＋検証（Verification）を統合した HDL で、ASIC/FPGA 開発の事実上の標準言語です。特に検証分野では、SystemVerilog と...
RTL検証 UVM
UVM（Universal Verification Methodology）は、SystemVerilog のクラスベース機能を使って構築された 世界標準の検証フレームワークです。SoC の規模が巨大化し、RTL の複雑さが増す中で、従来...