RTL検証 テストベンチ
1. この記事で学べることテストベンチ（Testbench）の正確な定義テストベンチが必要とされる背景と役割テストベンチを構成する基本要素2. 概要（全体像）テストベンチ（Testbench）とは、RTL などの設計対象（DUT: Devi...
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RTL検証 DirectテストとRandomテスト
1. この記事で学べることDirect テストと Random テストの正確な定義両者の目的・特徴・得意領域実務の検証フローでどのように使い分けるか誤解しやすいポイントと注意点検証戦略を設計するための基礎的な思考方法2. 概要（全体像）RT...
技術ニュース VerilatorがUMV 2017をサポート
2025年11月24日 - CHIPS Alliance は、オープンソース RTL シミュレータ Verilator が UVM 2017-1.0 をパッチなしで完全にエラボレート可能になったと発表した。この成果は Antmicro と ...
技術ニュース AMIQ EDA、DVCon Europe 2025にてDVT IDEのAIベース機能を紹介
2025年10月14日 - AMIQ EDA は DVCon Europe 2025（ミュンヘン）にて、DVT IDE ファミリーを中心とした最新リリースに追加された AI ベース機能を公開する。AI Assistant と DVT のコン...
業界動向 Cadence、Veriforeを迎え日本市場で検証ソリューションを強化
2025年12月1日 - Cadenceは日本の検証サービス企業Veriforeを迎え入れ、EDAツール群と高品質なRTL検証ノウハウを融合させることで、日本市場を起点にグローバルな半導体設計・検証ソリューションを強化しようとしている。特に...
RTL設計 非同期回路設計
システムの複雑化により、マルチクロック、マルチリセットの設計が増加している。しかし、異なるクロックドメイン、リセットドメイン間のデータの受け渡しは注意が必要となる。RTLシミュレーションと実機で挙動が異なり、意図しない動作を引き起こすためで...
アナログ設計 UVM-MS 1.0
概要UVM-MSは、Universal Verification Methodology for Mixed-Signalの略で、UVM-MS 1.0としてAccelleraが標準化している。UVM-MSは、従来のUVMを拡張して、AMS/...
製品採用 Metanoia社、Cadence Tensilica ConnX 230 DSPを採用 — SDRプラットフォームの性能を飛躍的に向上
2025年3月24日 - 通信チップメーカーのMetanoia Communicationsは、次世代ソフトウェア定義無線（SDR）プラットフォームにCadenceのTensilica ConnX 230 DSPを採用した。この採用は、高性...
技術ニュース Accellera、UVM-MS 1.0 Standard をリリース — AMS/DMS 検証の統一化へ
この記事でわかることAccellera Systems Initiative は、デジタルとアナログを統合的に検証できる新標準 UVM-MS 1.0 をリリースした。本記事では、UVM-MS の技術的要点、MS Bridge の構造、そして...
製品採用 MediaTekがCadence Virtuoso StudioとSpectreX Simulatorを採用
2025年1月22日 - Cadenceは、MediaTekが2nmプロセス技術の開発において、CadenceのAI駆動型Virtuoso StudioとSpectre X SimulatorをNVIDIAの高速コンピューティングプラットフ...