SystemVerilog-AMS

この記事で学べること

SystemVerilog-AMS の位置づけと目的
アナログ／デジタル混在設計における役割
基本概念（discipline、nature、analog block、connect module など）
実務での利用シーン（AMS 検証、ミックスシグナル SoC、IP モデリング）
誤解しやすいポイントと注意点
関連用語の体系的理解

概要（全体像）

SystemVerilog-AMS は、SystemVerilog をベースにアナログ・ミックスシグナル（AMS）設計を統合的に記述するための拡張仕様です。
従来の Verilog-AMS の後継として位置づけられ、デジタル検証で広く使われる SystemVerilog と、アナログ動作を連続時間で記述するアナログ HDL を一つの言語体系に統合しています。

これにより、SoC のような デジタル・アナログ混在システムを単一の言語でモデル化・検証できる点が最大の特徴となります。

なぜ重要なのか（背景・目的）

背景

近年の SoC は、RF、電源、センサ、アナログフロントエンドなど アナログブロックを多数含む
デジタル検証は SystemVerilog/UVM が主流だが、アナログは SPICE/Verilog-A など別系統
AMS の振る舞いをデジタル検証環境に統合するニーズが急増

目的

デジタルとアナログのモデルを統一的に扱う
高速なミックスシグナル検証（Mixed-Signal Verification）を可能にする
抽象度の異なるモデル（SPICE → Verilog-A → SystemVerilog-AMS）を統合管理
UVM などのデジタル検証手法を AMS に拡張

SystemVerilog-AMS は、アナログとデジタルの「言語の壁」を取り除き、システムレベルでの整合性検証を効率化するための基盤技術である。

基本概念の整理

discipline（ディシプリン）

定義：信号の物理的性質（電圧、電流、位相など）を表す属性セット
例：electrical、logic
実務での意味：アナログ端子の意味付けを統一し、ツールが正しい方程式を適用できるようにする。

nature（ネイチャ）

定義：discipline を構成する物理量（例：電圧＝potential、電流＝flow）
例：potential V; flow I;
実務での意味：アナログシミュレーションで扱う変数の種類を定義する。

analog block

定義：連続時間のアナログ動作を記述するブロック
例：

analog begin
    V(out) <+ gain * V(in);
end

実務での意味：Verilog-A と同様に、アナログ振る舞いを方程式で記述する。

connect module

定義：アナログとデジタルの接続ルールを定義するモジュール
例：A/D、D/A の境界での変換
実務での意味：ミックスシグナル SoC で必須。デジタル信号をアナログ値に変換する際のルールを統一できる。

wreal（ワイヤリアル）

定義：SystemVerilog の real 型信号をワイヤとして扱うための拡張
例：wreal adc_in;
実務での意味：アナログ値を「離散時間・連続値」で扱う高速モデルに使われる。

モデリング階層

トランジスタレベル（SPICE）：最も正確だが遅い
Verilog-A：アナログ振る舞いモデル
SystemVerilog-AMS：アナログ＋デジタル統合モデル
SystemVerilog（wreal）：高速抽象モデル

実務での具体的な利用シーン

ADC/DAC のミックスシグナル検証

デジタル制御ロジック（SystemVerilog）
アナログ変換器（SystemVerilog-AMS または Verilog-A）
UVM テストベンチと統合し、機能検証を高速化

電源管理 IC（PMIC）の SoC 統合検証

LDO、DC-DC、センサ回路などのアナログブロック
デジタル制御 FSM と連携した動作確認

PLL、SerDes、RF フロントエンドの抽象モデル化

SPICE では遅すぎる大規模システムの検証を高速化
ループ安定性やロック時間の抽象モデルを AMS で記述

アナログ IP のトップレベル SoC 統合

デジタル SoC チームとアナログ IP チームの共通言語として利用
AMS モデルを使うことで、早期に統合検証が可能

誤解しやすい点・注意点