2024年3月4日 – Accelleraは、Verilog-AMS 2023のリリースを承認したと発表した。
AccelleraのLu Dai氏は、「Accelleraは、生産性を向上させる標準を設計および検証コミュニティに提供することに尽力している。Verilog-AMS 2023のアップデートは、アナログ特有の機能を大幅に強化すると同時に、UVM-MS標準との互換性を促進し、標準をさらに整合させている。」と述べているとのこと。
コミュニティからのフィードバックに対応して、Verilog-AMS 2023では、アナログ構造に対する強化と、既存の構造の明確化が導入されている。
Verilog-AMSは、トランジスタ/ゲート、トランジスタ/ゲート-RTL/ビヘイビア、および混合トランジスタ/ゲート-RTL/ビヘイビア回路レベルでアナログおよび混合シグナル設計をサポートする。さらに、異なる分野（電気、機械、および熱など）の影響および相互作用が重要なシステムのために、強力な構造モデリングおよびビヘイビアモデリング機能を提供する。
Verilog-AMS 2023のLRMは下記サイトから無料でダウンロード可能。
UVM-MS
UVM-MS（Unified Verification Methodology for Mixed-Signal）は、Mixed-Signal（ミックスドシグナル）設計における検証手法。この手法は、アナログ回路やデジタル回路を含むミックスドシグナル回路の設計を検証するための包括的なフレームワークを提供する。
UVM-MSは、従来のデジタル設計検証手法であるUniversal Verification Methodology（UVM）の拡張として開発された。UVM-MSは、アナログおよびデジタルの両方のドメインにわたる検証を効果的に統合し、システムレベルでの検証を容易にする。これにより、アナログとデジタルの相互作用や統合の問題を特定し、解決するための網羅的な方法を提供する。
UVM-MSは、アナログ信号処理、センサー・インターフェース、RF（Radio Frequency）回路、デジタル制御ロジックなど、様々なミックスドシグナルアプリケーションに適用される。これにより、アナログおよびデジタルの相互作用が複雑化する中で、効率的かつ信頼性の高い検証プロセスを提供することが可能となる。
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