2026年3月30日 – CHIPS Alliance は、SystemVerilog/UVM を扱うオープンソースツール群を統合した新プロジェクト「SV Tools Project」を発表した。sv-tests、Verible、Synlig、RISCV-DV など既存の主要ツールを体系化し、ASIC 開発におけるオープンソース EDA エコシステムの強化を狙う。UVM 対応が進む Verilator など、周辺プロジェクトとの連携も加速しており、オープンソースによる ASIC 開発フローの実用性向上が期待される。
https://www.chipsalliance.org/news/sv-tools-project-launch/
発表の背景
近年、RISC-V を中心としたオープンハードウェアの普及に伴い、RTL 設計・検証フローにおけるオープンソース EDA ツールの需要が急速に高まっている。
しかし、SystemVerilog（SV）は言語仕様が広く複雑で、パーサ・シミュレータ・リンタ・フォーマッタなど多様なツールが必要となる。さらに、UVM を含む検証フローは商用 EDA が長年支配してきた領域であり、オープンソースツールの機能差が課題となっていた。
CHIPS Alliance はこれらの課題を解決するため、既存の SV 関連ツールを統合し、開発者・企業が利用しやすい形で提供する「SV Tools Project」を立ち上げた。
発表内容の詳細
sv-tests：SystemVerilog 機能サポートの可視化基盤
sv-tests は、各種 SV ツールが IEEE 1800-2017 にどこまで準拠しているかをテストし、ダッシュボードで可視化するメタツールである。
- 対象：パーサ、シミュレータ、合成ツール、リンタなど
- 目的：機能サポートの差異を明確化し、開発者が改善点を把握できるようにする
- 活用例：Verible、Verilator など主要 OSS ツールの品質向上に寄与
SV エコシステム全体の品質向上を支える基盤として重要な役割を果たしている。
Verible：Google 発の SystemVerilog 開発ツール群
Verible は、Google が寄贈した SV のパーサ・リンタ・フォーマッタを含むツールセットで、CI 連携や LSP 対応により開発効率を大幅に向上させる。
- VS Code / Vim など主要エディタと連携
- GitHub Actions による大規模 CI での利用実績
- Ibex、VeeR など RISC-V コア開発で活用
コード品質の標準化と自動化を推進するツールとして、業界での採用が広がっている。
Synlig：SystemVerilog 合成ツール
Synlig は、Surelog（前処理・パース・エラボレーション）と Yosys（合成フレームワーク）を組み合わせた SV 合成ツールである。
- UHDM（Universal Hardware Data Model）を介した柔軟なフロー
- VeeR、OpenTitan、Ibex など実設計でテスト済み
オープンソースで SystemVerilog を合成可能にする点で、商用 EDA 依存の軽減に貢献する。
RISCV-DV：RISC-V CPU のランダム命令生成フレームワーク
Google が開発した UVM ベースの検証フレームワークで、RISC-V コアの機能検証に広く利用されている。
- ランダム命令生成
- ISS（Spike、Renode）とのコシミュレーション
- レジスタ書き戻し比較による厳密な検証
RISC-V コアの品質向上に不可欠なツールとして、VeeR EL2 や Ibex などで採用されている。
技術的ポイント
特に注目すべきは、Verilator における UVM 2017 対応が進展している点である。
UVM は商用 EDA で標準的に利用される検証手法であり、これがオープンソースシミュレータで動作することは、以下の技術的意義を持つ。
- 検証 IP（VIP）の再利用性向上
- 既存の UVM ベース検証環境を OSS フローへ移行可能
- RTL シミュレーションのコスト削減
これにより、オープンソース EDA が商用ツールに近いレベルの検証能力を備えつつある。
ビジネス的ポイント
SV Tools Project による統合は、企業に以下のメリットをもたらす。
- 開発フローの標準化とツール選定の容易化
- 商用 EDA 依存度の低減によるコスト最適化
- RISC-V を中心としたオープンハードウェアの普及促進
- エコシステム全体の品質向上による開発リスク低減
特にスタートアップや研究機関にとって、低コストで高度な ASIC 開発環境を構築できる点は大きな魅力となる。
考察と今後の展望
SV Tools Project は、SystemVerilog/UVM を中心とした ASIC 開発フローのオープンソース化を大きく前進させる取り組みである。
今後は以下の動きが期待される。
- UVM 対応 Verilator の実用化と検証フローの OSS 移行
- Synlig を中心とした合成フローの強化
- sv-tests によるツール品質の継続的向上
- 企業・大学による OSS EDA 採用の加速
商用 EDA が依然として高い性能と成熟度を持つ一方、オープンソースツールは「十分に使える」領域へ着実に進化している。
SV Tools Project は、その進化を体系的に支える重要な基盤となるだろう。
参考ソース
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