1. この記事で学べること
- 物理設計（Physical Design, PD）の全体フローを体系的に理解できる
- 各工程の目的・入力・出力・依存関係が整理できる
- 実務で頻出する専門用語の意味と位置づけがつかめる
- RTL 設計・論理合成・STA との関係を俯瞰できる
- 次のステップ（配置配線、タイミング収束、P&R ツール操作）に進むための基礎が身につく
2. 概要（全体像）
物理設計は、論理合成で得られたゲートレベルネットリストを、実際のシリコン上に配置・配線し、タイミング・消費電力・面積・信号品質を満たす形に仕上げる工程です。
一般的なフローは次のように進みます：
- Floorplanning（フロアプラン）
- Power Planning（電源配線計画）
- Placement（配置）
- CTS（Clock Tree Synthesis）
- Routing（配線）
- Signoff（タイミング/物理検証）
- GDSII 出力（テープアウト）
これらは直線的な流れではなく、タイミング収束・DRC 修正・IR/EM 対策などの反復を伴います。
3. なぜ重要なのか（背景・目的）
物理設計が重要な理由は、チップの性能・歩留まり・信頼性を最終的に決定する工程だからです。
- タイミングが合わなければ動作しない
- 配線が混雑すれば遅延やノイズが増える
- 電源品質が悪ければ IR Drop や EM が発生する
- DRC 違反があれば製造できない
つまり物理設計は、論理的に正しい回路を、物理的に実現可能な形に落とし込むプロセスであり、SoC 開発の最終品質を左右します。
4. 基本概念の整理
Floorplanning（フロアプラン）
定義：チップ内の大まかなレイアウト（マクロ配置、領域分割、IO 配置）を決める工程
例：SRAM マクロを中央に置く、IO ピンを周囲に配置する
実務での意味：後工程の配線混雑やタイミングに大きく影響するため、最重要の初期設計
Power Planning（電源配線計画）
定義：電源ネット（VDD/VSS）をチップ全体に安定供給するためのメッシュ・ストラップを設計する工程
例：M8 に太い VDD/VSS メッシュを敷く
実務での意味：IR Drop・EM の抑制に直結し、信頼性の根幹となる
Placement（配置）
定義：スタンダードセルを最適な位置に並べる工程
例：論理的に近いセルを近接配置する
実務での意味：タイミング・配線混雑・消費電力に影響する
CTS（Clock Tree Synthesis）
定義：クロック信号を各フリップフロップへ均等に届けるためのツリー構造を合成する工程
例：H-tree、balanced tree
実務での意味：スキュー・ジッタを抑え、タイミング収束の基盤を作る
Routing（配線）
定義：セル間の接続を金属層で物理的に結ぶ工程
例：M2 でローカル配線、M6 でグローバル配線
実務での意味：配線遅延・クロストーク・DRC 違反の主要因となる
Signoff（最終検証）
定義：製造前に、タイミング・DRC・LVS・IR/EM を正式ツールで検証する工程
例：PrimeTime、Calibre
実務での意味：テープアウト可否を決める最終判断
5. 実務での具体的な利用シーン
- SoC のトップレベル統合
→ マクロ配置、電源計画、IO 配置の最適化 - IP 単体の物理実装
→ 配置配線と STA を反復し、QoR（Quality of Results）を改善 - ECO 対応
→ 論理変更に伴う局所的な再配置・再配線 - 製造プロセス移行（ノード縮小）
→ 配線抵抗増加や IR Drop 増大への対策が必要 - 高性能 CPU/GPU のタイミング収束
→ クロックツリーと配線遅延の最適化が鍵
6. 誤解しやすい点・注意点
- 「配置配線ツールが自動で最適化してくれる」わけではない
→ 初期フロアプランと制約設定が QoR を大きく左右する - タイミングは論理合成だけでは決まらない
→ 配線遅延・負荷・クロックツリーが支配的 - DRC は後工程だけの問題ではない
→ フロアプランや配置段階での密度管理が重要 - 電源品質は後から改善しにくい
→ 早期の電源計画が必須 - 物理設計は反復工程である
→ 一度のフローで収束することはほぼない
7. 物理設計フロー全体像
8. 関連する専門用語の整理
| 用語 | 定義 | 例 | 実務での意味 |
|---|---|---|---|
| Floorplan | マクロ配置と領域設計 | SRAM を中央に配置 | 配線混雑・タイミングに影響 |
| Power Mesh | 電源供給ネットワーク | M8 に VDD/VSS メッシュ | IR/EM 対策の基盤 |
| Placement | 標準セルの配置 | 論理的に近いセルを近接配置 | 遅延・混雑・消費電力に影響 |
| CTS | クロックツリー合成 | H-tree | スキュー抑制とタイミング安定 |
| Routing | 配線工程 | M2 ローカル配線 | 遅延・DRC の主要因 |
| Signoff | 最終検証 | PrimeTime, Calibre | テープアウト可否を判断 |
| IR Drop | 電源電圧低下 | 電源メッシュ不足 | 動作不良の原因 |
| EM | 電子移動による劣化 | 細線での高電流 | 信頼性低下 |
9. まとめ
- 物理設計は 論理を物理に落とし込む最終工程
- フロアプラン・電源計画・配置・CTS・配線・Signoff の 連続かつ反復的なプロセス
- タイミング・電源品質・DRC・配線混雑など、複数の制約を同時に満たす必要がある
- 初期設計（フロアプラン・制約設定）が QoR を大きく左右する
- 物理設計の理解は、SoC 開発の全体像をつかむ上で不可欠
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