LVS（Layout Versus Schematic）

1. この記事で学べること

LVS（Layout Versus Schematic）の正確な定義
回路図とレイアウトの整合性チェックが必要となる背景と目的
LVS が検出する代表的な不一致（ショート、オープン、デバイス不一致など）
実務の設計フローにおける LVS の位置づけ
LVS 結果を読む際の注意点と誤解しやすいポイント
LVS の全体像を理解するための図解

2. 概要（全体像）

LVS（Layout Versus Schematic）は、レイアウトから抽出した回路（ネットリスト）と、回路図（または論理合成後のネットリスト）を比較し、両者が一致しているかを検証する工程です。

半導体設計では、回路図どおりにレイアウトが作られていなければ、製造後に動作しない。
LVS は、「設計意図（Schematic）」と「物理実装（Layout）」の整合性を保証するための最終関門として機能します。

3. なぜ重要なのか（背景・目的）

背景

先端プロセスでは配線層が多く、レイアウトは極めて複雑
手作業・自動配置配線のいずれでも、意図しないショートや接続漏れが起こり得る
デバイスサイズ（W/L）や接続方向の違いが性能に影響する

目的

回路図どおりにレイアウトが実装されていることを保証する
製造前に致命的な接続ミスを検出する
設計フロー全体の品質を担保する

LVS は、DRC（Design Rule Check）と並び、物理検証の中心的役割を担う。

4. 基本概念の整理

LVS の定義

定義：
レイアウトから抽出したネットリスト（Extracted Netlist）と、回路図側のネットリスト（Schematic Netlist）を比較し、

デバイス
配線（ネット）
接続関係
デバイスパラメータ（W/L など）

が一致しているかを確認する工程。

例：

回路図では NMOS の W=1.0µm だが、レイアウトでは W=0.9µm → 不一致
回路図では A と B が接続されているが、レイアウトでは接続されていない → オープン

実務での意味：
製造後の不良を未然に防ぎ、設計の信頼性を確保する。

抽出（Extraction）

定義：
レイアウトの形状（ポリ、拡散、メタルなど）から、デバイスと配線を認識し、ネットリストを生成する工程。

例：

ポリと拡散の交差 → MOSFET
メタル層の接続 → ネット形成

実務での意味：
抽出精度が低いと、LVS の結果も不正確になるため、抽出ルール（PEX ルール）が重要。

LVS が検出する代表的な不一致

不一致の種類	定義	例	実務での意味
ショート（Short）	本来別ネットの配線がつながってしまう	VDD と信号線が短絡	致命的。チップが動作不能
オープン（Open）	接続すべき配線がつながっていない	入力ピンが浮いている	動作不良・リーク
デバイス不一致	デバイスの種類・数・パラメータが異なる	PMOS が NMOS になっている	回路特性が変わる
階層不一致	階層構造が一致しない	サブセルのインスタンス名違い	大規模設計で頻発

5. 実務での具体的な利用シーン

カスタムレイアウト（アナログ・メモリ）

トランジスタサイズの微妙な違いが性能に影響
手作業レイアウトのため、ショート・オープンが起こりやすい
LVS は必須の品質ゲート

P&R

自動ツールでも、ピン名の不一致や階層の扱いで LVS エラーが発生
ECO後の整合性確認に必須

IP 統合

外部 IP のレイアウトと自社回路図の接続確認
ピン名・階層名の不一致が典型的な問題

6. 誤解しやすい点・注意点

「DRC が通れば LVS も通る」は誤り

DRC は形状ルールのチェックであり、接続の正しさは保証しない。

「LVS は完全自動で解決できる」は誤り

ネット名のマッピング
階層の扱い
デバイスのマッチングルール
など、設計者の理解が必要。

抽出ルールの違いによる不一致

回路図側のモデルとレイアウト抽出モデルが異なると、デバイスパラメータ不一致が発生する。

7. LVS の全体フロー

flowchart LR A[Schematic Netlist] --> C[LVS Compare] B[Extracted Netlist
from Layout] --> C C -->|Match| D[一致 → LVS Clean] C -->|Mismatch| E[不一致 → Debug] %% コメント: LVS は2つのネットリストを比較する工程

8. 関連する専門用語の整理

用語	定義	実務での意味
LVS	Layout と Schematic の一致検証	テープアウト前の必須チェック
ネットリスト	回路の接続情報を記述したデータ	LVS の比較対象
抽出（Extraction）	レイアウトからネットリストを生成する工程	レイアウトの実装内容を論理化
ショート	本来別ネットが接続してしまう状態	重大エラーとして修正必須
オープン	本来接続すべきネットが切れている状態	動作不良の原因
階層 LVS	階層構造を保ったまま比較する手法	大規模回路の効率的検証
PEX	寄生素子抽出	タイミング・アナログ特性解析に使用