PCB （Printed Circuit Board） は、電子機器の信号・電源・ノイズをコントロールする“見えないインフラ”です。半導体設計に携わるエンジニアは、RTL やレイアウトだけでなく、最終的にチップがどのように基板上で動作するかを理解しておく必要があります。
特に SoC、FPGA、高速インターフェースを扱う場合、PCB の設計品質はシステム全体の性能と信頼性に直結します。
1. なぜ半導体設計者が PCB を理解する必要があるのか
半導体設計と PCB 設計は別の専門領域ですが、実務では密接に結びついています。
● 理由1：高速信号の品質は PCB で決まる
PCIe、USB、DDR、MIPI、LVDS などの高速信号は、配線長・層構成・GND の取り方・インピーダンス に強く依存します。
● 理由2：パッケージと基板の相互作用
- BGA のピン配置
- 電源/グラウンドの割り当て
- デカップリング配置
これらは チップ側の設計思想と整合している必要があります。
● 理由3：システム全体のデバッグ効率が変わる
基板のノイズ、電源品質、リターンパスの問題は、「チップが悪いのか基板が悪いのか」切り分けを難しくします。
2. PCB のレイヤ構成
SoC や FPGA を搭載する基板では、4〜8層が一般的です。
4層基板（低〜中速向け、コスト重視）
L1：信号、L2：GND、L3：電源、L4：信号
● 特徴
最も一般的で安価。GND を内層に置くことでリターンパスが安定。電源層は分割しすぎないのがコツ。
● 用途
マイコン基板、低速I/F（I2C, SPI, UART）、中速（USB2.0、LVDS 程度）
● 注意点
高速差動（PCIe, USB3, MIPI）は厳しい。電源層が1枚なのでノイズ対策が難しい。
6層基板（高速I/Fの最小構成）
L1：信号（高速）、L2：GND、L3：信号（高速差動）、L4：信号（低速）、L5：電源、L6：信号
● 特徴
高速信号を L1/L3 に配置し、GND 近接でインピーダンスを安定化。電源層を L5 にまとめることでノイズを抑制。SoC/FPGA の DDR・USB3・PCIe に対応可能
● 用途
FPGA ボード、SoC 評価ボード、DDR3/DDR4 搭載基板、USB3.0、PCIe Gen2 程度
● 注意点
電源層が1枚なので、複数電源レールが多い SoC では工夫が必要。L3/L4 の使い分けが設計品質を左右する。
8層基板（高速I/F + 電源安定性が必要な場合）
L1：信号（高速）、L2：GND、L3：信号（高速差動）、L4：電源、L5：電源、L6：信号（低速）、L7：GND、L8：信号
● 特徴
GND が2層 → リターンパスが安定し EMI に強い。電源層を2枚に分けられるため、SoC の複数電源に対応しやすい。高速差動の品質が大幅に向上。
● 用途
高速I/Fが多い SoC（PCIe Gen3、USB3.2、MIPI）、DDR4/DDR5、高密度 FPGA（Xilinx/Intel）
● 注意点
コストが一気に上がる。スタックアップのバランス（対称性）を崩すと反りが発生
10層基板（ハイエンド SoC / 高速I/F 多数）
L1：信号（高速）、L2：GND、L3：信号（高速差動）、L4：電源、L5：信号（中速）、L6：信号（中速）、L7：電源、L8：信号（高速差動）、L9：GND、L10：信号
● 特徴
高速信号層が3〜4枚 → PCIe Gen4/Gen5 に対応。GND が2層 → SI/PI が非常に安定。電源層も2層 → SoC の複数電源に対応しやすい。BGA のブレークアウトが容易
● 用途
ハイエンド SoC（NXP i.MX8、Qualcomm、NVIDIA Jetson）、PCIe Gen4/Gen5、DDR5、高速 SerDes（10Gbps〜28Gbps）
● 注意点
コストは高い。設計自由度は高いが、ルールが複雑になる。スタックアップの対称性が重要（反り対策）
12層以上（サーバー・通信機器・AI ボード）
L1：信号、L2：GND、L3：信号、L4：電源、L5：信号、L6：GND、L7：GND、L8：信号、L9：電源、L10：信号、L11：GND、L12：信号
● 特徴
高速 SerDes（25G/56G/112G）向け。電源/GND が多く、SI/PI が極めて安定。多層化により BGA の配線が容易
● 用途
サーバー向け CPU/FPGA、通信機器（5G、基地局）、AI アクセラレータ（H100, MI300）
● 注意点
コストは非常に高い。製造難易度も高く、メーカー選定が重要
半導体設計者が理解すべきポイント
- 高速信号は GND の近くに配置する
- 電源層は分割しすぎると逆効果
- GND プレーンは絶対に分断しない
- インピーダンスは層構成で決まる（線幅だけではない）
3. 配線ルール
● 線幅・クリアランス
- 一般的な最小線幅：4–6 mil（0.10–0.15 mm）
- 電源ライン：20–40 mil 以上
- 高電流ラインは IPC-2221/2152 を参照
● 差動信号のルール
- USB、PCIe、MIPI、LVDS などは差動ペアで配線
- ペア間の距離を一定に保つ
- 長さ合わせ（スキュー調整）が必須
● クロック配線
- 最短・最直線
- GND 近接
- 他の高速信号から距離を取る
4. 電源設計
SoC や FPGA は複数の電源レールを持ちます。
● 電源設計の基本
- 電源は「太く・短く」
- デカップリングは IC のピン直下に配置
- 電源層は面で確保し、分割は最小限に
● デカップリングの実務
- 0.1uF を大量に並べるだけでは不十分
- 0.1uF + 1uF + 10uF の組み合わせが一般的
- 電源ピンごとに最適な配置が必要
5. EMI / SI / PI の基礎
● EMI（電磁ノイズ）
悪い例：
- GND が分断されている
- リターンパスが遠回り
- クロックが長距離を走る
良い例：
- GND プレーンを連続させる
- 高速信号は GND 近接
- 電源と GND のループを最小化
● SI（信号品質）
- インピーダンス制御（50Ω / 90Ω / 100Ω）
- 反射・クロストークの抑制
- 長さ合わせ
● PI（電源品質）
- 電源のリップル
- デカップリングの配置
- 電源層のインピーダンス
6. パッケージと PCB の関係
● BGA の配線
- 内層に逃がすためにビアが大量に必要
- 電源/GND ボールの配置が重要
- DDR のような高速I/Fはピン配置が性能を左右する
● 半導体設計者が意識すべきこと
- ピン配置は「基板で配線できるか」を考慮して決める
- 電源/GND の比率を適切に確保
- デカップリングの配置スペースを確保
7. 製造で気をつけること（コストと歩留まり）
● コストを上げる要因
- 層数が多い
- レーザービア（microvia）
- 埋めビア
- 特殊材料（高速材）
- ENIG などの表面処理
● 歩留まりに影響する要因
- 最小線幅が細すぎる
- ドリル径が小さすぎる
- BGA のピッチが狭い
- スタックアップが複雑
8. まとめ
半導体設計者が PCB を理解すると、以下のメリットがあります：
- 高速信号の品質を正しく見積もれる
- パッケージ設計の質が上がる
- デバッグが圧倒的に楽になる
- システム全体の性能を最大化できる
PCB は単なる「配線作業」ではなく、半導体とシステムをつなぐ最重要インターフェースです
ソース
コメント