2024年1月10日 – グローバル・ユニチップ・コーポレーション（GUC）が、Cadence Integrity 3D-ICプラットフォームを用いて、先進的なFinFETノードプロセスで複雑な3Dスタックダイデザインをテープアウトしたと発表した。このデザインは、ウェハオンウェハ（WoW）構造を使用したフリップチップチップスケールパッケージを備えたメモリオンロジック構成を含んでおり、Cadence Integrity System PlannerとCadence Innovus Implementation Systemのシームレスな統合が、この複雑なデザインにおけるダイ間インターフェースの計画と階層的なダイスタッキングを可能にした。
Integrity 3D-ICプラットフォームは、WoW 3Dスタックのためのクロスダイタイミング、電力計画、IRおよび熱分析、物理検証などのオンチップおよびオフチップの分析フローを提供する。この成果は、次世代の3D-ICデザインの開発に向けて期待を高めることになるだろう。
解説
- 3D-IC技術の進展: GUCがCadenceのIntegrity 3D-ICプラットフォームを使用して、最先端のFinFETノードで複雑な3D積層ダイ設計をテープアウトしたことは、3D-IC技術の実用化と進展を示している。特に、WoW構造のメモリ・オン・ロジック設計の成功は、性能向上と省スペース化に寄与する重要技術である。
- 設計・解析の統合プラットフォームの有効性: CadenceのIntegrity 3D-ICプラットフォームは、設計と解析を統合的に行う環境を提供し、複雑な3D積層ダイ設計の効率的な開発を可能にする。GUCの成功は、このプラットフォームが高度な設計要件に対応できることを実証している。
- 業界への影響: この成果は、半導体業界における3D-IC技術の採用を促進し、より高性能で省電力なデバイスの開発を加速させる可能性がある。また、設計と解析の統合プラットフォームの重要性を再認識させ、他の企業にも同様のアプローチを検討する動機付けとなるだろう。
その他のトピックス
ダイデザイン
ダイデザインは、半導体製造における技術の一つで、異なる半導体デバイス（ダイ）を垂直に積み重ねて構成されるデザイン手法を指す。このアプローチでは、複数のダイが立体的に積み重なり、高い集積度と効率を実現することができる。
ダイは、半導体製造プロセスにおいてウェハー（半導体の基板）から切り出される個々の小さなチップやデバイスを指す。ウェハー上には複数のダイがパターン化され、同時に製造される。これらのダイは通常同一のプロセスで作られるが、それぞれが個別の機能を持つこともある。
ソース
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www.cadence.com
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