UVM - Semigic

UVM（Universal Verification Methodology）は、SystemVerilog のクラスベース機能を使って構築された 世界標準の検証フレームワークです。SoC の規模が巨大化し、RTL の複雑さが増す中で、従来のテストベンチでは品質も効率も限界に達しました。その課題を解決するために生まれたのが UVM です。

UVM とは何か

UVM は、SystemVerilog の class 機能を使って構築された再利用性・拡張性・自動化を重視した検証フレームワーク。

UVM の特徴

SystemVerilog class ベース
ランダム検証（Constraint Random）
カバレッジドリブン検証（CDV）
再利用性の高いコンポーネント構造
大規模 SoC の検証に最適化
世界中の ASIC/FPGA 企業で標準採用

なぜ UVM が必要なのか

RTL が複雑すぎる時代になった

AXI
PCIe
DDR
USB
多コア SoC
→ 手書きテストでは網羅できない。

ランダム検証が必須

人間が思いつかない入力を自動生成し、バグを“偶然”発見できる。

再利用性が高い

IP レベル
サブシステム
SoC
と階層的に検証環境を再利用できる。

世界中で標準化

UVM を知っていれば、どの企業でも通用する。

UVM の基本構造

UVM は以下のコンポーネントで構成される。

Test
 |- Environment (env)
      |- Agent
      |    |- Sequencer
      |    |- Driver
      |    |- Monitor
      |- Scoreboard

Test

検証全体の設定を行うトップレベル。

Environment（env）

複数の Agent や Scoreboard をまとめる。

Agent

1つのインターフェース（例：AXI）を扱う単位。Agent の中身

Sequencer：トランザクション生成
Driver：DUT に信号を与える
Monitor：DUT の出力を観測

Scoreboard

期待値と DUT の結果を比較する。

UVM のキーテクノロジー

トランザクション（sequence item）

信号レベルではなく「操作」を扱う。

class axi_item extends uvm_sequence_item;
  rand bit [31:0] addr;
  rand bit [31:0] data;
endclass

ランダム生成（randomize）

item.randomize() with { addr < 1024; };

カバレッジ（coverage）

covergroup cg;
  coverpoint addr;
endgroup

Factory（オブジェクト生成の仕組み）

テストごとにクラスを差し替えられる。

Phase（実行フェーズ）

build → connect → run → report の流れで動く。

UVM の強み

大規模検証に耐える構造

階層化・再利用性が高い。

ランダム検証でバグを自動発見

人間が想定しないケースを網羅。

カバレッジで検証の“抜け”を可視化

品質を定量的に管理できる。

世界標準

どの企業でも通用するスキル。

UVM を学ぶメリット

世界標準の検証スキルが身につく
SoC の複雑な IP を扱える
ランダム検証・カバレッジの理解が深まる
検証エンジニアとしての市場価値が高い
RTL 設計者でも“検証の視点”が身につく

まとめ

UVM は、SystemVerilog を使った世界標準の検証フレームワークであり、大規模 SoC の品質を支える重要技術。